“접촉저항 공식 바꾼다”…UNIST, 2차원반도체 난제 해결 시동

2차원반도체 접촉저항 문제 해결의 단초가 제시되면서 초나노 반도체 시대를 앞당길 이론적 기반이 강화되고 있다. 울산과학기술원 UNIST 연구진이 2차원반도체와 준금속 계면에서 형성되는 에너지 장벽의 실제 값이 기존 이론과 어긋나던 원인을 규명하고, 이를 보정하는 새로운 예측 공식을 제안했다. 업계에서 ‘포스트 실리콘’ 후보로 꼽히는 2차원 소재의 성능을 정밀하게 예측할 수 있는 길이 열리면서 차세대 초미세 공정 경쟁의 분기점이 될 수 있다는 평가가 나온다.

UNIST 반도체소재·부품대학원 정창욱·권순용 교수팀은 2차원반도체 소재와 바일 준금속이 맞닿을 때 형성되는 쇼트키 장벽 값이 이론 예측과 실험 결과가 크게 달랐던 이유를 밝혀냈다고 19일 발표했다. 연구팀은 계면에서 일어나는 전도대 확장과 진공준위 이동 효과를 동시에 반영한 새로운 계산 공식을 제시해, 그동안 설명되지 않던 실험값을 정확히 재현하는 데 성공했다.

반도체 업계는 수 나노미터 이하 초미세 공정으로 공정 미세화를 계속하기 위해 기존 실리콘을 대체할 2차원반도체에 주목해왔다. 원자 수 겹 두께의 2차원 소재를 채널로 쓰면 누설전류를 줄이고 전기적 특성을 정밀하게 제어할 수 있어서다. 문제는 금속 전극과 2차원반도체가 맞닿는 ‘접촉’ 구간에서 전자가 잘 흐르지 못하는 접촉저항이 크게 나타난다는 점이다. 금속에서 반도체로 전자가 넘어갈 때 넘어야 하는 에너지 장벽, 즉 쇼트키 장벽이 예상보다 높게 형성되기 때문이다.

실험에서는 바일 준금속이 이 에너지 장벽을 낮추는 대안 소재로 유력하다고 평가돼 왔다. 바일 준금속은 전자의 유효 질량이 사실상 0에 가까운 특수 전자 상태를 가져, 계면에서 전자의 이동이 상대적으로 자유롭다는 특성을 가진다. 그러나 기존 이론 계산, 특히 쇼트키모트 법칙을 적용하면 바일 준금속과 2차원반도체를 조합했을 때 오히려 장벽이 높게 나와, 실험과 이론 사이의 괴리가 꾸준히 제기돼 왔다. 소재 선택과 소자 설계 과정에서 신뢰성 높은 예측이 어려웠던 이유다.

연구팀은 이황화몰리브덴으로 대표되는 2차원반도체 내부에서 일어나는 ‘전도대 확장’ 현상에 주목했다. 전극과 반도체가 특정 각도로 맞닿을 경우, 반도체 내부에서 전자가 이동할 수 있는 통로, 즉 전도대가 계면 근처에서 넓어지면서 실제 전자 이동이 훨씬 용이해진다는 것이다. 이 효과가 계면 에너지 장벽을 물리적으로 깎아내리는 역할을 하면서 실험에서 관찰된 낮은 장벽 값을 설명해준다.

여기에 더해 연구팀은 그동안 무시해도 될 정도로 작다고 여겨졌던 진공준위 이동 효과가 초박형 2차원반도체에서는 결정적인 변수로 작동할 수 있다는 점도 수치 계산으로 제시했다. 진공준위 이동은 서로 다른 두 소재가 접촉할 때 전자 밀도 재배치로 인해 양쪽의 에너지 기준점이 미세하게 틀어지는 현상을 말한다. 벌크 실리콘 같은 두꺼운 소재에서는 이 변화가 전체 장벽에 미치는 영향이 제한적이지만, 두께가 원자 몇 겹에 불과한 2차원 소재에서는 작은 에너지 이동도 장벽을 크게 낮추거나 높이는 방향으로 작용할 수 있는 것으로 분석됐다.

연구팀이 전도대 확장과 진공준위 이동을 동시에 반영해 쇼트키 장벽을 계산하는 수정 공식을 도입하자, 지금까지 쇼트키모트 법칙으로 설명되지 않던 여러 실험 결과가 정량적으로 일치했다. 단순히 금속의 일함수와 반도체의 전자친화도 차이만으로 장벽을 추정하던 기존 접근이 2차원 계면에서는 더 이상 유효하지 않다는 점을 이론적으로 입증한 셈이다.

UNIST 정창욱 교수는 기존 이론이 설명하지 못하던 2차원반도체와 준금속 계면의 에너지 장벽 형성 원리를 근본적으로 규명한 성과라고 평가했다. 그는 더 정확해진 이론 계산식으로 소재 조합과 접촉 구조를 사전에 최적화하면, 소자 설계 과정에서 시행착오를 줄이고 차세대 반도체 개발 속도를 크게 높일 수 있을 것으로 내다봤다.

업계에서는 이번 결과가 2차원반도체 기반 초나노 칩 상용화를 위해 반드시 넘어야 할 접촉저항 문제의 해법을 제시한 것으로 보고 있다. 소재와 금속 조합, 계면 각도 설계만으로도 에너지 장벽을 정밀하게 제어할 수 있는 설계지침이 도출될 경우, 고성능 저전력 트랜지스터 구현뿐 아니라 3차원 적층 구조, 신개념 메모리 소자 설계에도 응용될 여지가 크다. 특히 1나노급 공정을 겨냥한 글로벌 파운드리 기업들 사이에서는 포스트 실리콘 채널과 새로운 접촉 구조 확보 경쟁이 가속화되는 양상이다.

미국과 유럽, 일본에서도 2차원반도체와 다양한 금속, 준금속 조합을 실험하며 접촉저항을 줄이기 위한 연구가 활발하게 진행 중이다. 하지만 실험값을 통합적으로 설명하는 이론적 프레임워크는 부족하다는 지적이 있었다. 국내 연구진이 제시한 수정된 장벽 예측 공식이 국제적으로 통용되는 표준 모델로 자리잡을 경우, 소재 개발과 공정 설계 단계에서 한국 연구의 참조 비중이 커질 가능성도 있다.

전문가들은 2차원반도체의 실용화를 위해서는 이론과 실험을 긴밀히 연계할 수 있는 모델이 가장 중요하다고 본다. 계면 전자구조를 정확히 예측할 수 있어야, 공정 조건과 소재 선택을 미리 가늠하고 양산 단계의 리스크를 줄일 수 있기 때문이다. 반도체 공정이 2나노에서 1나노 이하로 들어갈수록 개별 트랜지스터의 성능보다 금속 접촉부, 계면 결함, 물질 간 에너지 정렬 같은 미시적 변수들이 전체 칩 성능을 좌우하는 비중도 커지고 있다.

연구 성과는 국제학술지 에이씨에스 나노에 4일자로 게재됐다. 산업계는 이번에 제안된 새 이론이 후속 실험과 공정 개발로 이어져, 실제 제품 수준에서 접촉저항을 얼마나 낮출 수 있을지 주목하고 있다.