“아날로그·디지털 결합 LDO 개발”…UNIST, 초소형 전력 반도체 혁신 → AI칩·스마트폰 소형화 가속

아날로그와 디지털 회로를 결합한 초소형 하이브리드 LDO(Low Dropout Regulator) 반도체가 전력 관리 기술의 패러다임을 바꾸고 있다. UNIST(울산과학기술원) 연구진이 발표한 이 LDO는 스마트폰, 인공지능(AI) 메인 칩 등 성능이 중요한 최첨단 반도체 분야에서 전압 변동을 최소화하고 내부 신호 잡음까지 효율적으로 억제해 업계의 주목을 받는다. 업계는 이번 시연을 ‘초소형 AI칩·차세대 SoC 전력관리의 분기점’으로 보고 있다.

UNIST 전기전자공학과 윤희인 교수팀이 29일 공개한 초소형 하이브리드 LDO는 전력 공급 안정성과 소형화, 잡음 제거를 모두 한 단계 끌어올렸다. LDO는 시스템 내 메인 칩에 전기를 일정하게 공급하며, 갑작스런 부하나 기능 변화에 흔들리는 전압을 신속하게 복원하고 외부 잡음까지 필터링하는 역할을 한다. 기존 제품은 디지털 기반에서 전압 안정화에는 강점을 보였으나 잡음 억제 성능, 크기, 전력 소모 등에서 한계가 있었다.

새로 개발된 LDO는 아날로그 회로의 잡음 억제력과 디지털 회로의 빠른 전압 복원 특성을 결합, 혁신적인 하이브리드 방식(D2A-TF와 LGG 회로 구조 적용)을 도입했다. 그 결과 99밀리암페어(mA) 부하 변화에도 출력 전압 등락을 54밀리볼트(mV)까지 줄이며, 667나노초(0.667μs) 만에 목적 전압을 복귀시키는 '속도'를 공식 측정치로 입증했다. 특히 -53.7dB(100㎃, 10kHz 기준)의 잡음 억제비(PSRR)로 입력 신호 잡음 99.8% 이상을 차단할 수 있다.

차별화 지점은 크기와 집적도다. 기존 하이브리드형 LDO가 커패시터(일종의 완충기) 구조로 인한 칩 면적 증가, 회로 전환의 비효율성을 노출했던 것과 달리, UNIST 반도체는 커패시터를 생략했다. 첨단 28나노미터(NM) CMOS 공정 기준 면적이 0.032mm²에 그쳐, AI칩·6G통신칩 등 여러 기능 집적형 SoC(System on Chip)에 다수 LDO 탑재가 용이하다. 대기 전력 소모 역시 회로 동작 최소화 설계 덕분에 획기적으로 낮췄다. 대기전류·전압 안정·잡음억제 3개 항목을 통합 관리하는 세계 최고 등급 FoM(Figure of Merit) 0.029ps 수치를 기록했다.

글로벌 시장에서는 TSMC, 인텔, 엔비디아 등도 전력관리용 LDO 내재화 경쟁이 본격화되고 있으나, UNIST 기술은 크기·성능·효율 3박자를 고루 갖춰 특히 AI·모바일·차세대 네트워크 칩 영역의 경쟁력을 높인다는 평가다. 미국, 유럽 등도 신소형 LDO 연구와 집적 회로 최적화에 속도를 내고 있지만, 커패시터 프리(Capacitor-less) 구조의 상용화는 아직 초기 단계로 보인다.

특히 이 기술은 시스템반도체의 초미세 공정 전환, 멀티코어화 등 업계 트렌드에 대응할 수 있다. 반도체 전문가는 “소형 저전력 LDO가 SoC 설계에 빠르게 채택될 경우, AI·통신·자동차용 집적칩 설계에 결정적 전환점이 될 수 있다”고 밝혔다.

이번 연구는 과학기술정보통신부 등 정부 지원 아래 수행됐으며, 저명 회로설계 저널인 ‘저널 오브 솔리드 스테이트 서킷(Journal of Solid-State Circuits)’ 9월3일자에 정식 게재됐다. 산업계는 신기술 LDO가 실제 칩 설계 표준으로 안착할지, 관련 시스템온칩·차세대 통신칩 분야에 어디까지 파급될지 예의주시하고 있다.